Scriem modulul testbench și rulăm simularea în mediul ModelSim de la Altera.
Necesar
- - calculator;
- - mediu de dezvoltare instalat Quartus II + ModelSim.
Instrucțiuni
Pasul 1
Primul pas este să vă asigurați că calea către instrumentul ModelSim este specificată în mediul de dezvoltare Quartus II. Pentru aceasta, deschideți meniul Instrumente -> Opțiuni. În opțiuni, accesați General -> Opțiuni EDA Tool. Găsim câmpul ModelSim-Altera și tastați C: / altera / 13.0sp1 / modelsim_ase / win32aloem sau, făcând clic pe butonul cu trei puncte, căutăm acest director pe computerul nostru. Bineînțeles, pentru o versiune de Quartus alta decât a mea, veți avea propria cale către directorul „win32aloem”.
Pasul 2
Aveți un proiect pentru un FPGA în Quartus II. Cum să scrieți teste sau bancuri de teste (testbench) - acesta este un subiect pentru un articol separat. Deocamdată, să presupunem că testul dvs. a fost deja scris. Acum trebuie să spuneți mediului de dezvoltare ce test doriți să utilizați atunci când simulați. Pentru a face acest lucru, deschideți setările prin meniul Asignări -> Setări … În fereastra care se deschide, în secțiunea Setări instrument EDA -> Simulare, faceți clic pe butonul Test Benches … Aici, apropo, puteți seta mai multe teste și comutați la cel necesar la compilarea proiectului.
Pasul 3
S-a deschis o fereastră pentru editarea testelor. Nu am creat încă nicio bancă de testare, deci lista este goală. Faceți clic pe butonul Nou … În fereastra care se deschide, trebuie să setați setările de testare.
În stânga câmpului, faceți clic pe butonul cu trei puncte. Selectați fișierul cu codul testbench și faceți clic pe Deschidere. Acum faceți clic pe butonul Adăugați. Testul a apărut în lista testelor.
După aceea, în câmp, setați numele modulului de nivel superior care este definit în bancul de testare. Puteți introduce orice nume în câmp, implicit acesta va fi creat automat la fel ca numele modulului.
Gata, am setat setările de testare de bază. Faceți clic pe OK de două ori. Acum testul nostru a apărut în lista derulantă a bancilor de testare. Faceți clic din nou pe OK.
Pasul 4
Dacă nu ați făcut încă sinteza proiectului, atunci este timpul să o faceți. Selectați Procesare -> Start -> Începeți analiza și sinteza din meniu sau apăsați combinația de taste Ctrl + K sau pur și simplu faceți clic pe pictograma corespunzătoare din panoul superior.
Pasul 5
Simularea poate fi pornită. Selectați Instrumente -> Executare instrument de simulare -> Simulare RTL din meniu (1) sau faceți clic pe pictograma Simulare RTL din panoul superior (2).
Pasul 6
Instrumentul ModelSim va porni, care va executa toate instrucțiunile scrise în bancul de testare și se va opri (dacă ați specificat acest lucru cu directiva $ stop în codul de testare). Ecranul va afișa diagramele de nivel ale semnalelor de intrare și ieșire FPGA pe care le-ați descris în proiectul dvs.
